SK海力士已详细规划通过自研核心“Hynix Transaction Processing Unit (H-TPU)”降低SSD控制器对高功耗通用CPU核心的依赖。据悉，H-TPU旨在协助SSD处理重复性工作，其功耗仅为通用CPU核心的2.5%，面积占比约4%。SK海力士计划将该技术全面应用于其NAND产品线，包括下一代企业级SSD控制器。
突破控制器功耗与面积瓶颈
在近期的国际SoC设计大会上，SK海力士系统级芯片（SoC）设计副总裁Koo In-jae指出，随着PCIe带宽每代翻倍，传统控制器CPU的时钟频率和控制能力已难以跟上节奏，且在功耗和面积方面达到极限。为解决这一扩展性问题，SK海力士并未像竞争对手那样单纯增加核心数量，而是推出了自有设计的H-TPU。
与AI加速器中的张量处理器不同，H-TPU是一种小巧且可编程的微型核心，采用四阶段顺序执行流水线，非超标量设计，不使用乱序执行单元。其主要任务是处理读写命令、元数据管理和缓冲区控制等重复性I/O操作。主CPU仍保留负责错误恢复、异常处理及存储策略管理等关键职能，H-TPU作为补充而非替代存在。当任务空闲时，相关核心可进入最低功耗模式待机。
从“堆核心”到“专用集群”
当前主流方案如Marvell的PCIe 6.0控制器，通过增加Cortex-R82等核心数量来应对带宽提升，导致核心规模不断膨胀。相比之下，SK海力士将存储控制所需的百余种功能拆分，分布在由数十个小规模TPU组成的集群中。每个H-TPU专司特定任务，总数超过100个。这种设计思路与Phison的CoXProcessor类似，但SK海力士将其规模进一步扩大，并引入了更细粒度的分工。
专利文件显示，SK海力士早在2020年便申请了相关技术，描述了一个由CPU运行的控制平面和由众多小型处理器组成的I/O平面。每个小型核心约含20万个逻辑门，远低于CPU的700万个逻辑门。这些核心并非固定硬件，而是可通过固件驱动，具备较高适应性。
落地英伟达项目与未来HBF布局
据报道，H-TPU技术已应用于英伟达名为“Storage Next”的项目中，该项目针对512字节或更小的受限访问NAND，是双方联合进行的AIN P项目的一部分。此外，SK海力士计划将H-TPU应用于将于明年推出的高带宽闪存（HBF）。
HBF通过堆叠NAND芯片以实现接近高带宽内存（HBM）级别的带宽，单堆栈容量高达512GB，远超HBM4的64GB。在AI推理场景中，读取与写入比例约为300,000:1，H-TPU将通过高效的缓冲区管理和数据流预取，掩盖NAND延迟，解决传统多核Arm设计在尺寸和效率上的局限。
目前，H-TPU尚未在独立的企业级SSD控制器产品中大规模验证，具体量产日期未定。但随着PCIe 7.0和8.0标准的推进，以及AI服务器对存储需求的激增，从通用CPU向专用小核及硬件自动化（HWA）演进，已成为SSD控制器发展的必然趋势。